这两门课,上学的时候逃课打游戏去了。
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VeryZero 2020-06-03 12:45:35 +08:00
加
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Mithril 2020-06-03 12:46:58 +08:00
加很多。
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Juggernaut 2020-06-03 12:58:48 +08:00
必须加~~
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PonysDad OP 主要是我感觉这些普通本科生认真上完这两门课都可以做出来,写到简历上会不会让人觉得炫技 Level 有点低啦。
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VDimos 2020-06-03 13:23:03 +08:00 via Android
撸了一个 CPU 是啥意思?
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Jooooooooo 2020-06-03 13:28:46 +08:00
当然加, 弄这样一个东西能体现很多能力
(前提是面试官懂) 如果被问细节, 特别是 jmm 相关的能答的很好是相当有帮助的 |
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zengj 2020-06-03 13:58:00 +08:00
我一直以为在简历上写和面试方向不相关的东西是不大专业的,结果看到这么多回复,早知道我校招的时候就写了。。。
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starcraft 2020-06-03 14:08:35 +08:00 via iPhone
活在梦里呢。你把国内大学排下序,从上往下,一个个去打听打听,哪个大学没布置过流水线 cpu 的课程作业,从哪儿开始才不弄这个。你这情况就等于,数据库课程,布置了个作业,要求搭建设计一个老师 课堂 学生 数据库,该不该写上去。面试官都懒得理你。
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across 2020-06-03 14:10:20 +08:00
面试官问了很多 mips 相关的问题,你都答上了,于是加了很多分。
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Artbox 2020-06-03 15:57:49 +08:00 1
歪个楼,楼主你说的信息不全不好判断。
用什么语言,Verilog 还是 VHDL ?有没有做 cache,协处理器? 是自己从寄存器开始写,还是学会了原理链接现成的模块和 ip 核? 既然是流水线,数据相关怎么解决,暂停还是实现了前递通路? etc 就我所知,普通本科生能做 CPU——多是理解原理照着指南交作业的水平。学生能自己捏 CPU 的学校,两只手数的完。 如 @starcraft 所言,要么是你高估了普通本科的水平,要么是你也不过是照猫画虎拼了个玩具。 写几个 SQL 语句和解决千万并发都叫做过数据库经验😀 我个人的感觉是,有价值,但难以逆天改命。 期待有 java 大佬来讲讲,硬件设计能力和 java 后端能力的要求有什么联系 |
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XIVN1987 2020-06-03 16:00:12 +08:00
用 Verilog 写的??
那好像对 Java 没啥作用吧,, |
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SpencerCJH 2020-06-03 16:02:29 +08:00
说加分的,都是差学校出来的。说不加分的,都是名校出来的。成了,哈哈哈!
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hebin 2020-06-03 16:25:54 +08:00
这种东西只能锦上添花,感觉不能雪中送炭。
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kuyuzhiqi 2020-06-03 17:06:39 +08:00
写在简历里面,说是大学做的说不定加分,但是骗人了,但现在你再加上就有点故弄玄虚的嫌疑了,万一面试官懂这些,问你答不出来就减分了
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richard1122 2020-06-03 18:57:00 +08:00 via Android
还是挺厉害的,上学时候的体系结构课程明显感觉吃力而且难度都在飞跃
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tamlok 2020-06-03 19:01:09 +08:00 via Android
大二的时候就跟着老师做了一个类似的板子了~~
面相工作的话,感觉搞个操作系统或者写个 linux 驱动都比这个有用? |
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12101111 2020-06-03 19:17:08 +08:00
看过计算机组成与设计硬件:软件接口的都会写书上那种 MIPS 流水线 还不如用 Chisel 写一个 RISCV 的核
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ConradG 2020-06-03 19:24:00 +08:00
我还没收到过这样的简历。
从一个辣鸡面试官的角度看,如果应聘 java 后端的话这个也就属于扫到一眼能加一些印象分的程度。java 开发绝大多数时候确实不需要这种底层的知识储备。 另外问是不会问的,工作久了都忘差不多了(逃 |
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kpingdd 2020-06-03 19:55:09 +08:00 via Android 1
曾经看过一份简历会弄黑群晖都写上去了 :doge
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billwsy 2020-06-04 06:13:02 +08:00 via iPhone
我简历里现在还挂着个本科写了个 CPU 的经验…
@Artbox 当年从 ISA 开始写,老师给了段 C 程序一个只有 7 种指令的虚拟机,和队友两个人自己定义了 ISA,写了个汇编器,模拟器,Verilog 写了个 CPU,标准 MIPS 的五级流水,实现了 forward 通路,那个四状态的分支预测,最后下到了个 FPGA 板子里,用 JTAG 造了个虚拟 IO 口还真跑起来了… 频率不高,好像在 Cyclone 几上面才有 10M,后来懂得多了点才意识到纯粹是瞎搞,但是年轻的日子真好啊 |
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cstj0505 2020-06-04 07:59:20 +08:00 via Android
以前组成原理学完就做了个硬件的,一排开关拨 01 的那种
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julyclyde 2020-06-04 10:14:01 +08:00
佩服啊
我回忆了一下我们学校好像没这个课。好奇怪 |
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eric96 2020-06-04 12:13:46 +08:00
大三的时候,用 VHDL 撸了个简单的 BP 神经网络
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Artbox 2020-06-04 12:58:01 +08:00
@billwsy 就本科而言,如果老师没太多指导也没全抄现成的代码,感觉水平还是有的啊。纯好奇问一句,怎么会觉得是瞎搞,因为日后没从事相关方向?
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